Single-Conversion DVB-H Tuner
Table 1. Register Configuration*
REGISTER SETTINGS MSB
LSB
REGISTER
NAME
N-Divider Integer
N-Divider Frac2
N-Divider Frac1
N-Divider Frac0
REGISTER
ADDRESS
0x00
0x01
0x02
0x03
OPERATION
DEFINED
DEFAULT
(POR)
H17
H18
H00
H00
D7
N7
U
X
0
F15
U
F7
U
D6
N6
U
X
0
F14
U
F6
U
D5
N5
U
X
0
F13
U
F5
U
D4
N4
U
FRAC
U
F12
U
F4
U
DATA BYTE
D3
N3
U
F19
U
F11
U
F3
U
D2
N2
U
F18
U
F10
U
F2
U
D1
N1
U
F17
U
F9
U
F1
U
D0
N0
U
F16
U
F8
U
F0
U
Tracking Filter
LNA
PLL
Configuration
Test
Shutdown
VCO Control
Baseband
Control
DC Offset Control
DC Offset DAC
ROM Table
Address
Reserved
ROM Table Data
Readback
Chip Status
Readback
Autotuner
Readback
0x04
0x05
0x06
0x07
0x08
0x09
0x0A
0x0B
0x0C
0x0D
0x0E
0x10
0x11
0x12
H79
H00
H00
N/A
N/A
N/A
H72
H01
H0A
H08
H00
H50
HF3
H71
H00
H00
H00
N/A
N/A
N/A
TF_NTCH3
U
X
0
RDIV
U
CP_TST2
0
X
0
VCO1
U
BB_BW3
U
X
0
DC_DAC7
0
X
0
X
0
TRF7
POR
VCO1
TF_NTCH2
U
X
0
ICP
U
CP_TST1
0
SHDN_REF
U
VCO0
U
BB_BW2
U
DC_DAC8
DC_DAC6
0
FUSE_TH
0
X
0
TRF6
VASA
VCO0
TF_NTCH1
U
X
0
CPS
U
CP_TST0
0
X
0
BS2
U
BB_BW1
U
DC_MO1
1
DC_DAC5
0
X
0
X
0
TRF5
VASE
BS2
TF_NTCH0
U
X
0
ADLY0
U
X
0
SHDN_SYN
U
BS1
U
BB_BW0
U
DC_MO0
1
DC_DAC4
0
WR
0
X
0
TRF4
LD
BS1
TF_BAL3
U
X
0
ADLY0
U
X
1
SHDN_RF
U
BS0
U
BB_BIA0
0
DC_SP1
1
DC_DAC3
0
TFA3
U
X
0
TRF3
DC_LO
BS0
TF_BAL2
U
X
0
LFDIV2
U
LD_MUX2
U
SHDN_BB
U
VAS
1
PD_TH2
U
DC_SP0
0
DC_DAC2
0
TFA2
U
X
0
TRF2
DC_HI
ADC2
TF_BAL1
U
X
0
LFDIV1
U
LD_MUX1
U
SHDN_PD
U
ADL
0
PD_TH1
U
DC_TH1
0
DC_DAC1
0
TFA1
U
X
0
TRF1
X
ADC1
TF_BAL0
U
LNASW
U
LFDIV0
U
LD_MUX0
U
SHDN_BG
U
ADE
0
PD_TH0
U
DC_TH0
0
DC_DAC0
0
TFA0
U
X
0
TRF0
PD_OVLD
ADC0
*See the Register Descriptions section for more information on recommended settings.
Table 2. N-Divider Integer Register (Address: 0x00)
BIT NAME
N[7:0]
BIT LOCATION
(0 = LSB)
7–0
FUNCTION
Programs the integer value of the PLL N-divider ratio. Default integer divide value is 23.
_______________________________________________________________________________________
9
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